华为甩出"韬定律":不造1.4纳米的芯片,却要做出1.4纳米的效果

发布于：2026-05-25 · #AI #Huawei #Semiconductor

一、上海,5月25日

2026年5月25日,上海。

IEEE国际电路与系统研讨会(ISCAS 2026)的会场里,华为半导体业务部总裁、海思总裁、华为科学家委员会主任何庭波站到了讲台中央。她的演讲题目是《半导体新路径探索与实践》。

短短一个小时内,她抛出了两个全新的词汇——“韬(τ)定律”和”逻辑折叠”(LogicFolding)。然后给出了一个让全场半导体从业者倒吸一口气的目标:

到2031年,华为高端芯片的晶体管”等效密度”将达到1.4纳米制程的同等水平。

要知道,这一节点正是台积电A14、三星SF1.4、英特尔14A正在冲刺的目标——而台积电业务开发高级副总裁张晓强(Kevin Zhang)在2025年4月的北美技术研讨会上明确表示:“A14将在2028年投入量产。”

一个被卡脖子、买不到EUV光刻机、只能用DUV打多重曝光的中国公司,凭什么宣布自己能”等效追平”全球最先进工艺?

当天,中芯国际港股(0981.HK)应声上涨7.6%。Reuters、Bloomberg、CNBC、SCMP、日经亚洲集体发出报道。同业半导体研究者甚至把这一定律半开玩笑地称为”何氏定律(Her’s Law)“——致敬那个已经定义了半导体半个多世纪节奏的”摩尔定律”。

但这不是一场简单的工程发布会。这是一次范式的宣告。

二、什么是”韬定律”?用大白话讲一遍

要看懂韬定律,先要明白半导体行业过去60年都在干一件事:把晶体管做小。

摩尔定律说,每隔约18个月,芯片上的晶体管数量翻一倍——做法是把每个晶体管的尺寸缩一半。从微米到纳米,从14nm到7nm再到3nm。这条路走到今天,已经撞上了物理学的墙

,原子层数就不够用了;光刻机的精度,也快到极限。

而华为这次做的事情,可以用一个比喻概括:

既然不能再把房子盖得更小,那就重新规划房间布局,让人在里面走动得更快。

更具体一点:

摩尔定律 = 缩小空间(把晶体管做小,信号走的路就短,速度就快)。
韬定律 = 压缩时间(不缩小晶体管,而是想办法让信号在电路里”穿行得更快”)。

“韬”就是希腊字母 τ(tau) 的中文音译。在电路理论里,τ是一个非常基础的物理量,叫”时间常数”——它衡量电信号从A点跑到B点、状态完成切换所需要的时间。τ越小,芯片单位时间能做的计算就越多。

从制造的角度看,过去要降低τ,只能”把路修短”(把晶体管做小);现在华为说,“我换个思路,优化红绿灯、加修立交桥、设潮汐车道,虽然路一样长,但车速能提上来,城市吞吐量照样翻倍。”

这就是韬定律最本质的转换:从”几何缩微”(physical scaling)转向”时间缩微”(temporal scaling)。

三、“逻辑折叠”到底折叠了什么?

韬定律是哲学,逻辑折叠是它的具体技术招式。

何庭波在演讲中用了一句关键描述:“将版图从一层扩展为两层。“(expands the layout from one layer to two)

什么意思?

想象你正在设计一座城市的电路系统。传统芯片像是一张铺开的平面地图——所有晶体管、所有连线,都在二维平面上铺开,信号在这张平面上跑来跑去。但平面有个根本限制:两个相距较远的逻辑单元,信号必须绕一大圈才能联通,RC时延(也就是τ)被拉得很长。

逻辑折叠的做法,是把这张地图叠成两层——把原本远距离的逻辑模块,垂直叠放在彼此正上方。这样一来,原本要”横穿大半个城市”的信号,只要”上一层楼”就能到达。

距离缩短 → RC时延降低 → τ变小 → 单位时间运算能力增强 → 等效晶体管密度提升。

注意,这并没有真正把晶体管做得更小,但单位面积内”有效工作的晶体管”变多了——所以华为说,它能产生”等效1.4nm”的效果。

不过,这里也有外界尚未完全消化的模糊地带:

  • 华为官方将逻辑折叠定义为**“电路层”技术**,刻意没有使用CFET、3D集成、混合键合等业界已知的术语。

  • DGA Group的Paul Triolo直接把它归类为”堆叠/折叠设计”,认为这”更像一种系统级优化教条”;

  • 国内技术分析(虎嗅、心智观察所)则倾向于把它理解成接近”单片3D逻辑”(monolithic 3D)的路线。

**到底是哪种工艺?华为没说。**这既可能是商业保密,也可能是技术细节本身还在演进中。

四、四层协同
,而是一套体系

韬定律真正厉害的地方,不是某一项单点创新,而是把整个芯片设计的四个层次拧成了一股绳:

层级关键动作类比
器件层优化晶体管和互连的电阻、寄生电容把每条路本身修得更平坦
电路层逻辑折叠——一层版图变两层把平面城市改造成立体城市
芯片层软件—架构—硅片全栈协同设计根据交通流量动态调整路网
系统层UnifiedBus灵衢总线、SuperPoD超节点把多个城市用高铁连成都市圈

这套打法的关键认知是:当你在制造端被卡住的时候,系统级的整体效率提升,可以补回单点工艺的差距。

而华为有一个底气十足的论据:过去6年,华为已经基于韬定律的方法论,设计并量产了381款芯片,覆盖通信、计算、终端、车载等领域。也就是说,这条路不是首次提出,而是华为内部摸索了多年、有实际产品验证之后,才敢公开抛给整个行业的。

五、首战
,Mate 90和麒麟9050

韬定律不是远期PPT。它有明确的兑现节点。

2026年秋季,华为Mate 90系列将首发完整采用逻辑折叠技术的麒麟新一代芯片(业内普遍预期型号为麒麟9050)。

如果不出意外,这将是历史上首款大规模商用基于”韬定律”理念的旗舰SoC。它要直接对标iPhone 18 Pro、骁龙8 Gen5、联发科天玑9500。

更远的路线图:

  • 2030年之后,韬定律将扩展应用到昇腾(Ascend)AI芯片系列;

  • 2031年,基于这一路径的高端芯片,晶体管”等效密度”达到1.4nm节点同等水平。

资本市场已经先一步表态。公告当日,中芯国际港股大涨7.6%;A股华为产业链概念股集体走强;国产EDA、设备、材料板块集体跟涨。

六、对半导体行业的影响

这件事的真正分量,要放到一个更大的背景里看。

第一,这是中国第一次在全球半导体领域,主动提出指导产业发展的”原则”。

过去几十年,行业的指导原则都来自西方——摩尔定律(英特尔)、登纳德缩放定律(IBM)、“More than Moore”框架(也是IBM)。中国一直是这套规则的追赶者。韬定律是第一次,中国半导体公司站出来说”我有另一套游戏方法,你们也可以用”。

无论这套方法最终能不能成为产业共识,这一姿态本身就是一种历史性的话语权转移。

第二,它给”先进制程”重新定义了边界。

过去衡量芯片先进与否,看的是”几纳米”。现在华为说,真正应该看的是”等效晶体管密度”和”系统级有效性能”。在这个新的度量衡下,EUV光刻不再是唯一通路。

ASML没有公开回应,但Bloomberg一针见血指出

,“将挑战业界关于EUV是5nm及以下唯一路径的共识”。

第三,它把”系统级整合”推到了C位。

过去十年,芯片行业的注意力其实已经在悄悄从单点工艺转向先进封装、Chiplet、混合键合、CPO(光电共封装)。台积电的3D Fabric、英特尔的Foveros、AMD的3D V-Cache,都是这个方向的早期布局。

但华为是第一个把”系统级整合”提升为”指导原则”的玩家。这意味着未来的竞争,不再是”我家3nm 比你家3nm 强多少”,而是”我家从晶体管到机柜的全栈整合效率比你高多少”。

这对台积电、三星、英特尔,都是一个值得严肃对待的信号。

七、对AI行业的影响

很多人看华为发布会,目光在Mate 90。但韬定律真正的战略落点,其实在AI数据中心。

为什么?

因为AI芯片的瓶颈,早就不是单颗芯片的算力,而是整个系统的互联效率。一个GPT级别的大模型训练,要把成千上万颗芯片用高带宽互联拼成一个”超级大脑”。互联慢一点、延迟高一点,整个集群的有效算力就被拖垮。

华为这两年悄悄做了三件事:

  1. 昇腾系列AI芯片(910C/950PR/950DT/960/970),按2025年华为全联接大会公布的路线图,每年迭代;

  2. 灵衢UnifiedBus互联总线,2025年9月发布2.0版本,已经在300多套CloudMatrix超节点中商业部署;

  3. CloudMatrix 384超节点,被SemiAnalysis评价为”芯片代际落后,但scale-up方案可以说领先了Nvidia和AMD一代”。

把这三件事和今天的韬定律拼在一起,你会看到一幅完整的拼图:

单颗芯片用韬定律榨出”等效1.4nm”的效果 → 多芯片用灵衢拼成超节点 → 超节点跑MoE推理、智能体、大模型训练 → 系统级算力对抗英伟达。

这就是为什么英伟达CEO黄仁勋在5月21日接受CNBC采访时,直接坦言:“我们基本上把中国AI市场让给了华为。他们今年(收入)创了纪录,本土芯片生态做得非常好。”

韬定律不是孤军,它是华为AI整盘大棋里最新的一手。

八、几个值得清醒的判断

写到这里,需要做几点客观的提醒,避免被宏大叙事带跑:

第一,“等效1.4nm”不等于”真1.4nm”。台积电2028年量产的A14,是用真物理工艺把晶体管特征尺寸继续微缩——尽管所谓”1.4nm”早就不是物理意义上的1.4纳米,但它走的依然是几何缩微的传统路线。华为走的是用系统效率”赎回”工艺差距的路。两者不在同一个度量衡上,严格说不能直接对比。

**第二,时间表本身落后约3年。**台积电2028量产A14,华为2031年达到等效1.4nm。届时全球同业很可能已经在讨论A10、1nm节点。追上的目标本身也在向前移动。

**第三,华为没有公开独立性能验证数据。**Reuters、Bloomberg、CNBC在报道中都强调了这一点。所有关于”晶体管密度提升40%”、“主频突破3.4GHz”的数字,目前都来自爆料和单方声明。要等到秋季Mate 90/麒麟9050发布,TechInsights、SemiAnalysis等第三方机构拆解之后,才能真正落地评估。

**第四,逻辑折叠的具体工艺路径还不透明。**到底是face-to-face混合键合?还是sequential 3D monolithic?华为没说。这意味着外部评估技术可信度的难度仍然不小。

九、写在最后
.4纳米的芯片,却要做出1.4纳米的效果

回到文章开头那个问题——一个买不到EUV的中国公司,凭什么宣布自己能”等效追平”全球最先进工艺?

韬定律给出的答案是:重新定义什么叫”先进”。

这是一种被现实倒逼出来的智慧。当几何微缩这条路被外部封死,华为没有死磕一颗光刻机,而是把战场整体抬升了一个维度——从晶体管比赛,变成系统比赛;从”几纳米”比赛,变成”每瓦特能跑多少token”的比赛。

这一定能赢吗?未必。它需要SMIC的产能配合、需要EDA工具链跟上、需要良率爬升、需要软件生态买单、需要客户在某些场景上认可”等效路径已经够用”。每一环都还有不确定性。

但它至少证明了一件事:当技术路线被外部约束扼住喉咙时,另一条路总是存在的——只要你愿意把视野放得更大。

2026年秋天的Mate 90发布会,将是韬定律的第一次正式考试。

到那时,我们再来看,中国半导体的这次”换道”,到底是真破局,还是漂亮的宣言。

参考资料

(2026.5.25)、Reuters、Bloomberg、CNBC、SCMP、Nikkei Asia、Global Times、第一财经、证券时报、IT之家、虎嗅、心智观察所、SemiAnalysis、TechInsights、Tom’s Hardware 等公开报道。